EP1C3T144C8N साइक्लोन FPGA जिसमें 2,910 LE हैं, 144-पिन TQFP 3.3V ऑपरेशन ऑन-चिप PLL एम्बेडेड कंट्रोल और प्रोटोटाइपिंग के लिए कम लागत और लचीला I/O

EP1C3T144C8N साइक्लोन FPGA जिसमें 2,910 LEs 144-पिन TQFP 3.3V ऑपरेशन ऑन-चिप PLL एम्बेडेड कंट्रोल और प्रोटोटाइपिंग के लिए कम लागत और लचीला I/O

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विशेषताएँ

■ 2,910 से 20,060 LEs, तालिका 1andndash;1 देखें

■ 294,912 RAM बिट्स (36,864 बाइट्स) तक

■ कम लागत वाले सीरियल कॉन्फ़िगरेशन डिवाइस के माध्यम से कॉन्फ़िगरेशन का समर्थन करता है

■ LVTTL, LVCMOS, SSTL-2, और SSTL-3 I/O मानकों के लिए समर्थन

■ 66- और 33-MHz, 64- और 32-बिट PCI मानक के लिए समर्थन

■ हाई-स्पीड (640 Mbps) LVDS I/O समर्थन

■ कम गति (311 Mbps) LVDS I/O समर्थन

■ 311-Mbps RSDS I/O समर्थन

■ डिवाइस प्रति दो PLL तक क्लॉक गुणन और चरण बदलाव प्रदान करते हैं

■ प्रति लॉजिक एरे ब्लॉक (LAB) पंक्ति में छह क्लॉक संसाधनों के साथ आठ ग्लोबल क्लॉक लाइन तक

■ DDR SDRAM (133 MHz), FCRAM, और सिंगल डेटा रेट (SDR) SDRAM सहित बाहरी मेमोरी के लिए समर्थन

■ Alteraandreg; MegaCoreandreg; फ़ंक्शंस और Altera Megafunctions Partners Program (AMPPSM) मेगाफंक्शंस सहित कई बौद्धिक संपदा (IP) कोर के लिए समर्थन।

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विवरण

Cycloneandreg; डिवाइस कस्टम लॉजिक को लागू करने के लिए दो-आयामी पंक्ति- और कॉलम-आधारित आर्किटेक्चर शामिल करते हैं। विभिन्न गति के कॉलम और पंक्ति इंटरकनेक्ट LABs और एम्बेडेड मेमोरी ब्लॉक के बीच सिग्नल इंटरकनेक्ट प्रदान करते हैं।

लॉजिक एरे में LABs होते हैं, जिसमें प्रत्येक LAB में 10 LEs होते हैं। एक LE लॉजिक की एक छोटी इकाई है जो उपयोगकर्ता लॉजिक फ़ंक्शंस का कुशल कार्यान्वयन प्रदान करती है। LABs को डिवाइस में पंक्तियों और कॉलम में समूहीकृत किया जाता है। साइक्लोन डिवाइस 2,910 से 20,060 LEs के बीच होते हैं।

M4K RAM ब्लॉक 4K बिट्स मेमोरी प्लस पैरिटी (4,608 बिट्स) के साथ सच्चे डुअल-पोर्ट मेमोरी ब्लॉक हैं। ये ब्लॉक 250 मेगाहर्ट्ज तक 36-बिट चौड़े तक समर्पित ट्रू डुअल-पोर्ट, सिंपल डुअल-पोर्ट, या सिंगल-पोर्ट मेमोरी प्रदान करते हैं। इन ब्लॉकों को डिवाइस में कुछ LABs के बीच कॉलम में समूहीकृत किया जाता है। साइक्लोन डिवाइस 60 से 288 Kbits एम्बेडेड RAM प्रदान करते हैं।

प्रत्येक साइक्लोन डिवाइस I/O पिन को I/O एलिमेंट (IOE) द्वारा खिलाया जाता है जो डिवाइस के परिधि के चारों ओर LAB पंक्तियों और कॉलम के सिरों पर स्थित होता है। I/O पिन विभिन्न सिंगल-एंडेड और डिफरेंशियल I/O मानकों का समर्थन करते हैं, जैसे 66- और 33-MHz, 64- और 32-बिट PCI मानक और 640 Mbps तक LVDS I/O मानक। प्रत्येक IOE में एक द्वि-दिशात्मक I/O बफर और इनपुट, आउटपुट और आउटपुट-इनेबल सिग्नल को पंजीकृत करने के लिए तीन रजिस्टर होते हैं। डुअल-परपज DQS, DQ, और DM पिन डिले चेन के साथ (DDR सिग्नल को चरण-संरेखित करने के लिए उपयोग किया जाता है) बाहरी मेमोरी डिवाइस जैसे DDR SDRAM, और FCRAM डिवाइस के साथ 133 MHz (266 Mbps) तक इंटरफ़ेस समर्थन प्रदान करते हैं।

साइक्लोन डिवाइस एक ग्लोबल क्लॉक नेटवर्क और दो PLL तक प्रदान करते हैं। ग्लोबल क्लॉक नेटवर्क में आठ ग्लोबल क्लॉक लाइनें होती हैं जो पूरे डिवाइस में ड्राइव करती हैं। ग्लोबल क्लॉक नेटवर्क डिवाइस के भीतर सभी संसाधनों, जैसे IOEs, LEs, और मेमोरी ब्लॉक के लिए क्लॉक प्रदान कर सकता है। ग्लोबल क्लॉक लाइनों का उपयोग कंट्रोल सिग्नल के लिए भी किया जा सकता है। साइक्लोन PLL क्लॉक गुणन और चरण बदलाव के साथ-साथ हाई-स्पीड डिफरेंशियल I/O समर्थन के लिए बाहरी आउटपुट के साथ सामान्य-उद्देश्यीय क्लॉकिंग प्रदान करते हैं।

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जानकारी

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चित्रण

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